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FT高速运算器设计基于FPGA的F

  1. 添加时间:2019-04-05
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  在高速数字处理领域,快速傅立叶变换(FFT)一直是人们研究的重点。硬件实现FFT算法的器件主要有:通用的数字处理器(DSP)芯片、专用的FFT芯片以及可编程逻辑器件FPGA。FPGA是在专用ASIC的基础上发展出来的,它克服了专用ASIC不够灵活的缺点。目前,90nm的FPGA已经上市,其容量已经跨过了百万门级,不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低,这些因素促使FPGA越来越多地取代了ASIC甚至DSP、单片机的市场,成为解决系统级设计的重要选择方案之一。

  本文依据基4FFT算法的基本原理,基于可编程逻辑器件FPGA通过硬件语言(VHDL)设计1024点基4FFT高速运算器,以满足高速数据处理要求。

  FFT的算法主要有基2FFT算法、基4FFT算法、混合基FFT算法等。在计算量上基4算法比基2算法减少约20%的运算量,从硬件实现上基4算法比混合基算法要容易。FFT的算法有按时间抽取(DIT)和按频率抽取(DIF)两种形式,但两者并没有实质上的区别[1]。所以,在本设计中采用基4FFT算法为对象的运算器设计。

  基4碟形单元结构是基4FFT算法的核心部分,它将决定基4FFT控制器的内部结构。基4碟形单元如图1所示。在蝶形单元中,只有本蝶形单元的输入数据参与运算,不涉及其他数据,且运算结束数据点数也不变。鉴于这个特点,在FPGA设计时,将每级蝶形单元的计算输出结果仍然存储在原输入数据的相同RAM单元中,这一点被称为“同址运算”。从图1可以看出,四个数据(复数数据)并行输入,运算结果也是四个数据(复数数据)并行输出。在设计基4碟形单元时,可以运用流水线技术来提高运算模块的速度[2]。1024点复数数据采用两块双口RAM存放,一块存放数据实部,另外一块存放数据虚部,同一个复数的实部和虚部具有相同的地址;对两块双口RAM读数据的同时也进行存储数据,既可以提高RAM的利用率又可以提高系统的速度。

  FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都属于可编程逻辑器件(PLD)范畴,目前有多家公司生产CPLD/FPGA。Altera公司生产的stratix系列的EP1S10具有丰富的逻辑资源,其中包含DSP模块、锁相环和RAM模块等。

  图中ROM模块用来存储进行基4FFT运算的旋转因子;基4蝶形运算模块单元用来完成基4FFT运算;双口RAM模块主要用来存储采集的数据和运算结果,这两类数据从而形成“同址运算”;基4FFT运算控制器作为其他模块运行协调控制单元,其内部设计包含了计数器、地址发生器和状态控制器等三大部件。

  运用VHDL硬件语言设计控制器,通常使用有限状态机(FSM)方法,该方法的特点是高速、高效,可以根据电路的复杂性决定硬件资源 [3]。

  为充分发挥硬件描述语言的抽象建模功能,本设计使用VHDL语言来描述同步复位的有限状态机。设计采用两段式状态机的设计方法,就是将状态转移单独写成一个进程,而状态操作和判断等写到另一个进程中。这样做的好处不仅仅便于阅读、理解、维护,更重要的是利于综合器优化代码和布局布线器实现设计。

  在本设计中,数据的长度为1024点,采用DIF基4FFT算法。整个运算分为五级,分别用m0、m1、m2、m3、m4来表示,用address[9..0]表示RAM地址。在m0级时,蝶形组只有一组,蝶形组的长度为1024,每个蝶形单元的节点(数据)间距为256,当地址address[9..0]从0000000000变化为0011111111时,表示m0级运算结束,转换到m1级。在m1级时,蝶形组有四组,每个蝶形组的长度变为256,在每个蝶形组的蝶形单元的节点(数据)间距为64,当地址address[9..0]从0000000000变化为0000111111时,表示m1级第一个蝶形组运算结束;address[9..0]地址变化为0100000000,进行第二个蝶形组运算,直至当address[9..0]地址变化为1100111111时,表示m1级运算结束,转入m2级。以此类推,直到m4级结束,即整个1024点基4FFT运算结束。用VHDL生成的基4FFT控制器模块如图3。

  Quartus II是Altera公司第四代FPGA/CPLD开发软件,适合新器件和大规模FPGA的开发,可以提供一种与结构无关的设计环境,设计人员无需精通器件的内部结构,只需运用自己熟悉的输入工具进行设计。它将设计、综合、布局和验证以及第三方EDA工具集成于一体[3]。

  本设计基于EP1S10F780C6芯片,用硬件语言设计基4FFT控制器最高可达到110MHz。基4FFT高速运算控制器模块在100MHz下的时序仿线FFT高速运算控制器时序仿真图

  图中,管脚now_state上的状态表示FFT运行级数(图中为5级)。当5级运行结束,在fft_end管脚上输出一个正脉冲,结束FFT运算。同时,图中还显示了运算时间,1024点的FFT运算,总耗时51.2μs,可见在FPGA中实现基4FFT算法的高速运算器能够满足了数据高速处理的要求。

  为了进一步分析运算控制器的时序关系,将图4局部放大,如图5。从图中可以看出,基4FFT运算控制器的四个输入数据的地址(rd_address)分别为580、596、612和628,三个旋转因子的地址(rom_address)分别为0、128、64和192,基4FFT运算控制器的四个输出数据的地址(wr_address)分别为576、592、608和624,符合本系统设计的逻辑要求。

  本实验中,实验器件借助Altera公司SOPC开发系统,设置采样频率为512Hz,采样点数为1024点。由信号发生器产生0~5V、频率为100Hz的正弦信号,采集芯片选用ADC0804。将采集得到的数据分别通过基于FPGA设计的基4FFT高速运算器和MATLAB软件中FFT函数运算进行比较,其运算结果以及两者的相对误差如图6和表1所示(只给出部分数据)。图中MATLAB表示经过MATLAB软件中FFT函数运算得到的数据图形,Fdata表示通过基4FFT高速运算器得到数据图形,Error表示Fdata与Mdata相对误差图形。由图可知,在频率 115Hz处误差较大,其主要原因是截断误差的累积和该点的幅值较小,但峰值最高点处误差仅有0.34%(从表1中可知)。所以无论是数据还是图形均充分说明基于FPGA设计的基4FFT高速运算器完全达到了设计要求。

  采用FPGA/CPLD设计基4FFT高速运算器,可以简化电路设计,同时还可以减少由于印刷电路带来的不利因素,增加了电路的稳定性,更为重要的是增强了运算器的灵活性。本设计所选择的芯片是Altera的EP1S10F780C6,完成1024点FFT运算仅需要51.2μs,达到高速数据处理运算要求。当要进行其它方法的高速数据处理器设计时,本设计也有可借鉴之处。

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